MyHDL 和 NEXYS 2 板/我們可以安全忽略的事

出於本書的目的，我們將忽略一些事情。

現代 FPGA 旨在最大限度地減少時鐘偏斜。在一個具有大量邊緣敏感觸發器且所有觸發器都觀察同一時鐘的系統中，您可能會想象，如果時鐘需要傳播一定距離，該邊緣將在不同的觸發器上到達不同的時間。在最壞的情況下，這種時間差可能意味著 D 輸入未能滿足相對於時鐘邊緣的一個或多個觸發器的建立時間和保持時間，從而導致電路的行為不可預測。對於跨越多個板的邏輯電路（每個板上有幾個晶片）而言，這是一個問題。但在單個 FPGA 中，時鐘偏斜可以安全地忽略，因為 FPGA 製造商非常小心地提供了時鐘分配電路，以使所有邊緣保持緊密對齊。

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