時鐘和資料恢復/噪聲由 PLL 結構塑造

它是什麼

在本頁中，噪聲指的是相位噪聲，即使它可以追溯到電壓噪聲、電流噪聲、DSP 的極限環等。

CDR 的輸入和輸出訊號具有固定幅度，只有它們的特徵時刻受到“不穩定性”的影響：無論測量（或計算）何種噪聲譜密度，它都僅描述相位噪聲。

相位噪聲是抖動（抖動是“抖動”的時間差），它不存在於用於傳輸資料流的遠端時鐘中。

無論是相位噪聲還是抖動，它們的表示都是單邊譜密度（其中時鐘（=載波）頻率已消失），傅立葉頻率範圍從 0 到 ∞；然而，它包括來自時鐘上邊帶和下邊帶的波動。

通常的做法是將傳入訊號在到達 CDR（“訊號”相位噪聲）之前拾取的相位噪聲分開
從 CDR 本身產生的附加相位噪聲中分離出來，即使輸入訊號實際上沒有噪聲（“生成”的相位噪聲）也存在。

例如參見。

• “訊號”噪聲來自訊號在到達 PLL 輸入之前遭受的損害（線路失真、線路噪聲、接收器第一級、符號間干擾等）。

PLL 濾除抖動（高）頻率，因為已知真實定時訊號頻譜僅與本地時鐘相差一個頻率偏移和一些低頻漂移。

這種濾波作用由抖動傳遞函式建模。

• “生成”的噪聲僅僅是源於 CDR 內部的那部分噪聲，而不是沿著前面的通道路徑新增到訊號中的那部分。

抖動源，它可能最常困擾實際電路，是來自 CDR 本身 CMos 電路內部的電源噪聲。
IC 內部的內部電源軌受到來自輸出緩衝器、時鐘樹和其他 IC 本身內部的較大 CMos 級產生的高電流瞬變的影響，即使這些塊本身不是 CDR 的一部分。
這些大電流尖峰會在電源線上引起小的紋波。
接收路徑內部和 CDR 本身內部的其他 CMos 級，由於電源紋波，會看到它們的開關閾值紋波正好是電源紋波的一半。
這些 CMos 級內部波形的上升沿和下降沿並不完全陡峭，而是表現出一定的不可忽略的斜率。
很容易看出，在邊緣過渡期間 CMOS 閾值的改變恰好對應於 CMos 級提前（或延遲）切換：這種時間變化，幾乎隨機地在不同的過渡中發生，將僅僅是生成的抖動。
它可以透過仔細設計和佈局 IC 內部的電源方案來最小化（應該最小化）。

另一個通常是生成抖動來源的噪聲源是VCO 噪聲。

什麼時候重要

當噪聲水平與訊號水平相當，以至於其存在會影響訊號的重要特性時，噪聲就變得重要了。

在 CDR 的情況下，相位噪聲（=不需要的抖動）如果影響誤位元速率（BER），則很重要。
Ransom Stephens 抖動教程是一個很好的教程，它介紹瞭如何在 CDR 中測量、識別和緩解不需要的抖動。

這裡討論了什麼

許多優秀的書籍和論文探討了 CDR 噪聲，特別是 VCO 噪聲（實際 CDR 中生成相位噪聲的主要來源）。,.

這裡的重點是特定結構（在本書接下來的幾頁中探討的三種結構：一階，型別 1，二階型別 1 和 二階型別 2）對 CDR 電路本身產生的噪聲譜的重塑（傳遞函式）。

與前面和後面的頁面一樣，使用這三種結構的線性模型，但建議線性模型識別的屬性在很大程度上也存在於這些結構的非線性變體中。

噪聲建模

噪聲是 CDR 中的“小訊號”，可以使用 CDR 模組的線性模型來研究。

“訊號”噪聲的處理方式與有用訊號本身完全相同。訊號噪聲遍歷 CDR，並在經過抖動傳遞函式濾波後出現在再生時鐘中。事實上，環路低通濾波器的選擇是為了讓只有有用訊號的頻率透過，並阻止任何更高的頻率。帶內訊號噪聲不可避免地透過 CDR 並影響再生時鐘。

生成的噪聲可能被注入 PLL 的任何節點，其中只有兩個節點很重要：濾波器輸出和 VCO 輸出。
（比較器輸出處的節點與 PLL 輸入的行為相同，唯一的區別是平坦的增益 G_φ）

一般來說，使用疊加原理，可以參考以下圖示

在每個 PLL 模組內部產生的相位噪聲在出現在 PLL 輸出之前會發生變化。二階型別 1 環路的框圖和方程式。

在每個 PLL 模組內部產生的相位噪聲在出現在 PLL 輸出之前會發生變化。二階型別 2 環路的框圖和方程式。

濾波器產生的噪聲N_f 被傳遞方程 TF_Nf = (TF_filter) / (1 + TF_filter*TF_VCO) 修改
VCO 產生的噪聲 N_o 由傳遞方程 TF_No = 1/(1 + TF_filter*TF_VCO) 修改。

PLL 結構如何重塑 VCO 的噪聲頻譜

VCO 噪聲 - 1 型 1 階、1 型 2 階和 2 型 2 階環路的 VCO 到輸出的傳遞函式。
濾波器截止頻率、阻尼比和自然無阻尼頻率被選擇用於有意義的比較。

上圖中的曲線可以使用相同的 OpenOffice.org [1] Calc 電子表格重新繪製，使用不同的引數值來建立它們。

該檔案可以免費下載：

PLL 11 21 22 線性小訊號模型，用於抖動傳遞、誤差、容差和噪聲，修訂版 1.0，2011 年 8 月 13 日

實際 CDR 中的噪聲考慮因素

內部噪聲 << 線路噪聲和失真

在實際 CDR 中，重要的是要考慮電路在根據要求執行時必須面對的極端條件。

這些條件可能很少或從未在大多數實際 CDR 的應用中出現，但它們仍然是 CDR 設計的基礎，因為每個 CDR 都必須能夠在最壞情況下部署並正常執行。

在這些情況下，恢復時鐘中的大部分相位噪聲是由於資料中的隨機調製 (ISI)，或者由於加性噪聲，這通常是從隨機資料中恢復時鐘的情況。

CDR 的抖動傳遞函式的頻寬是決定恢復時鐘中相位噪聲的關鍵引數。

組成 CDR 的 3 個模組中產生的噪聲的貢獻是次要的。

1. 比較器會新增噪聲，無法與線路噪聲區分開來。幸運的是，比較器新增的噪聲是高頻噪聲，PLL 會將其抑制。
2. 放大器/濾波器本質上是一個低頻處理器，它在感興趣的頻帶中的噪聲通常很小。
3. 如果 VCO 的噪聲頻寬大於環路對其執行的濾波作用的高通截止點（見上圖），則 VCO 可能會新增自身的噪聲。
   VCO 噪聲高於 ω_n 傳入本地時鐘。
   這種情況發生在具有 PFD 和窄帶抖動濾波的單片 CDR 中。
   然而，如上所述，VCO 的這種貢獻通常小於來自 PLL 無法抑制的傳輸損害的噪聲（低於 ω_n）。

抖動頻寬和 VCO 噪聲抑制

線路抖動通帶 ≈ VCO 噪聲阻帶。

由於 PLL 始終會自動獲取鎖相狀態，因此環路抖動頻寬（以及與之密切相關的環路濾波器頻寬 無論何時線性模型適用，正如 三種 CDR 結構的基本引數所示) 不需要變得很大來解釋各種失諧因素。因此，環路頻寬可以非常窄，並且傳入訊號中存在的超出所選低通帶的相位噪聲可以被抑制。

另一方面，來自 VCO 的噪聲以及高於 ω_n 的頻率會毫無改變地傳入恢復的時鐘。緊密的抖動頻寬可能無法阻止來自低 Q VCO 的高頻噪聲。

PLL 作為影響接收時鐘的抖動的帶通濾波器

在某些方面，PLL 可以被認為是一個可調諧的帶通濾波器，其中中心頻率會自動調整到位元率。

在頻域中，相位比較器是一個混頻器，它將接收時鐘的相位抖動異頻轉換為基帶。

PLL 的鎖相是透過處理（濾波）相位誤差訊號，並使用濾波後的訊號調整 VCO 來完成的。

當環路處於鎖定狀態時，VCO 的時鐘訊號應該與構成接收訊號的方波脈衝正交。不應該有直流分量：兩個訊號應該正交，但對於補償 VCO 不準確性的穩態誤差。

此基帶調諧訊號對 VCO 進行調頻，因此濾波器輸出訊號的能量頻譜被轉換為（窄帶）) 以標稱時鐘頻率為中心的 FM 訊號。

相位比較器的作用是跟蹤邊緣檢測訊號的相位，並將來自時鐘速率附近頻率範圍內的相位抖動（= 定時）訊號與本地時鐘混合。抖動（來自 CDR 輸入和內部噪聲源）被移到直流，在那裡它可以被環路濾波器處理。混頻器具有直接放大邊緣檢測訊號頻譜的有趣部分的效果。

CDR 的 PLL 可以被視為嵌入在接收訊號中的時鐘的濾波器（低通）。

嵌入在接收訊號中的定時中存在的相位抖動（即與接收時鐘相關的相位抖動）包含有用部分和噪聲部分。

噪聲部分來自 ISI、線性非線性線路失真、串擾、熱噪聲等。它存在於從直流到非常高頻率（即高達 f_p）。

有用部分（表示發射時鐘和本地時鐘之間的差異）存在於直流和與本地時鐘精度相對應的（相對較低）頻率之間（遠端發射時鐘始終更準確，其貢獻可以忽略）。 因此，PLL 的抖動頻寬應是（較低）“精度”頻寬和（較寬）頻寬之間的折衷結果，以便實現足夠快的捕獲瞬變。

抖動兩個部分重疊（直流到環路頻寬）的地方，不可避免地要將兩者都接受為“有用”部分。

PLL 中可能存在極高的 Q 值

時鐘的恢復，一旦訊號頻譜中透過某種非線性處理（即表示嵌入時鐘訊號的線條）出現了一條線條，可以透過使用具有高 Q 因子 的 SAW 濾波器來提取該譜線。

使用 PLL 也可以實現極高的 Q 值，而不需要高質量的諧振器，儘管在許多方面，由於低相位噪聲時鐘需要低相位噪聲 VCO，因此設計良好諧振器的難題從濾波器設計師轉移到了 VCO 設計師。

但是，由於 CDR 恢復的時鐘中大部分相位噪聲是由於資料中的隨機調製，或者由於加性噪聲，因此噪聲抑制濾波器的頻寬是決定恢復的時鐘中相位噪聲的關鍵引數，而 VCO 產生的相位噪聲是次要的。

因此，一個略帶噪聲的 VCO（= 具有低 Q 諧振）加上一個窄帶環路濾波器可以實現與具有高 Q 諧振的 SAW 濾波器相同的實際抖動效能。

一個帶滯後-超前環路濾波器的 PLL，其閉環傳遞函式為二階，阻尼比為 ζ = 1/√2，自然頻率為 f_n =5 KHz，鎖定到 10-GHz 時鐘訊號，其有效 Q 約為

Q_PLL = 10 GHz / 2x5 kHz = 10⁶

這種有效 Q 可以解釋為 PLL 在幾個週期內對相位誤差進行平均；在本例中，大約需要一百萬個時鐘週期，才能在 VCO 控制線上積累足夠大的訊號，以開始跟蹤輸入相位偏差。

􏰋􏰕 PLL 也可以被視為一個以接近資料速率旋轉的飛輪。

飛輪上有一個定時標記。

輸入資料訊號就像一個頻閃燈，每當檢測到資料轉換時閃爍，揭示定時標記的瞬時相位誤差。

環路反饋用於將定時標記與頻閃閃爍所揭示的預期位置對齊。

換句話說，與定時標記相對應的本地時鐘上升沿應通常鎖定其相位距轉換半圈，即與它們反相 180°。

增加環路濾波器的時間常數類似於增加飛輪的質量。窄帶環路就像一個非常重的飛輪，需要大量的能量才能改變其動量。

帶通濾波器的有效 Q 由自由執行響應可以在（通帶中的觀點）多少個週期內振盪來決定，在 PLL 中，有效 Q 由 VCO 需要多少個時鐘週期才能響應相位誤差（基帶中的觀點）來決定。

總結

VCO 噪聲是最重要的考慮因素，因為 VCO 會產生低頻噪聲，而這些低頻分量無法與相同頻率的有用訊號分量區分開。

所有環路模型（= 所有 CDR）對 VCO 噪聲都起著高通的作用，即它們會減輕來自 VCO 的低頻噪聲。

當 CDR 達到相位鎖定時，來自 VCO 的直流噪聲將被完全消除。請提及穩態誤差！

高通截止頻率與它們的自然頻率一致。

因此，所有環路都傾向於抑制由 VCO 產生的低頻噪聲，但也有一些差異

• 1 - 1 環路在低於 $\omega _{1}$ 的所有頻率下衰減 VCO 噪聲，具有單個斜率（20 dB/十倍頻程）且沒有增益過沖。所有高於 $\omega _{1}$ 的 VCO 噪聲分量都將未經修改地出現在 PLL 輸出中。

• 2 - 1 環路在低於 $\omega _{21}$ 的所有頻率下衰減 VCO 噪聲，具有單個斜率（20 dB/十倍頻程）且具有增益過沖，當 ζ > 0 時，即始終 - 在 ${\tfrac {\omega ^{2}}{\omega _{n21}^{2}}}={\tfrac {1+{\sqrt {1+8\zeta _{21}^{2}}}}{2}}$ 達到峰值，當 ζ₂₁ 低於 0.5 時，可能會造成問題。

下圖說明了 1-1 和 2-1 環路的效能（故意將 2-1 的阻尼比設定得過低），並給出了相關的公式。

一階一型 PLL 和二階一型 PLL 的 VCO 到輸出（噪聲）傳遞函式，以及二階環路的濾波器塊傳遞函式。
二階環路的阻尼比故意設定得過低，以突出在某些頻率下放大噪聲的風險。

2-1 環路通常用於再生器應用（當 $\omega _{21}$ 很低時）：必須使用低噪聲 VCO。

它還需要對 ζ₂₁ 進行非常好的控制，必須將其保持在接近 1.0 的範圍內（這排除了使用具有硬非線性和大範圍可變增益的模組，例如 bang-bang 相位檢測器）。

• 2 - 2 環路在低於 $\omega _{22}$ 的所有頻率下衰減 VCO 噪聲，具有雙斜率（40 dB/十倍頻程）。
  在某些頻率下可能會出現噪聲放大，因為當 $\zeta _{22}$ <­√1/2 時，增益幅度會超過 0 dB。
  過沖的峰值出現在 ω = ω₂₂ / √1 − 2ζ²，達到 20log₁₀(1 / (2ζ√1 − 2ζ²)) 的高度。

下圖說明了 1-1 和 2-2 環路的效能（故意將 2 - 2 的阻尼比設定得過低），並給出了相關的公式。

一階一型 PLL 和二階二型 PLL 的 VCO 到輸出（噪聲）傳遞函式，以及二階環路的濾波器塊傳遞函式。
二階環路的阻尼比故意設定得過低，以突出在某些頻率下放大噪聲的風險。

如果必須使用噪聲 VCO，則 2-2 環路是一個不錯的選擇，並且當一些環路引數由於硬非線性而可能在很寬的範圍內變化時，它絕對是更好的選擇（如果 G 在某些情況下可能變得非常大，例如，當使用 bang-bang 檢測器時）。

這種架構是在三種架構中抑制噪聲 VCO 的最佳選擇（參見低頻的雙斜率衰減），但是阻尼比 $\zeta _{22}$ 應大於 √1/2 = 0.707，以避免放大 ω₂₂ 附近的噪聲頻率。