電子學/觸發器
觸發器是一種類似於鎖存器的器件，它是一種雙穩態多諧振盪器，具有兩種狀態，並具有反饋路徑，允許它儲存一個資訊位。鎖存器和觸發器之間的區別在於，鎖存器是非同步的，其輸出可以在輸入發生變化後立即改變（或至少在經過很短的傳播延遲後）。另一方面，觸發器是邊沿觸發的，只有在控制訊號從高到低或從低到高變化時才會改變狀態。這種區別是比較新的，而且不是正式的，許多權威人士仍然將觸發器稱為鎖存器，反之亦然，但為了清晰起見，這是一個有用的區別。
觸發器有幾種不同的型別，每種型別都有其自身的用途和特性。四種主要的觸發器型別是：SR、JK、D 和 T。
SR 鎖存器（置位/復位）是一種非同步器件：它獨立於控制訊號工作，只依賴於 S 和 R 輸入的狀態。在圖中我們可以看到，SR 鎖存器可以使用兩個具有交叉反饋迴路的 NOR 門來建立。SR 鎖存器也可以使用 NAND 門來製作，但輸入要互換並取反。在這種情況下，它有時被稱為SR 鎖存器。
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| S | R | Q | Q | |
|---|---|---|---|---|
| 0 | 0 | 鎖存 | ||
| 0 | 1 | 0 | 1 | |
| 1 | 0 | 1 | 0 | |
| 1 | 1 | 亞穩態 | ||
當對 SR 鎖存器的置位線施加高電平時，Q 輸出變為高（而Q 為低）。然而，反饋機制意味著，即使S 輸入再次變為低電平，Q 輸出也將保持高電平。這就是鎖存器作為記憶裝置的方式。相反，復位線上的高輸入將使Q 輸出變為低（而Q 為高），有效地復位鎖存器的“記憶”。當兩個輸入都為低電平時，鎖存器將“鎖存” - 它將保持在之前設定或復位的狀態。
然而，當兩個輸入都為高電平時，就會出現問題：它被同時告知要產生一個高Q 和一個低Q。這會在電路中產生“競爭條件” - 哪個門先成功地改變狀態，它將反饋給另一個門並斷言自己。理想情況下，兩個門是相同的，這是“亞穩態”，並且器件將處於未定義狀態，持續時間不定。在現實生活中，由於製造方法，一個門總是會獲勝，但不可能從裝配線上得知特定器件是哪個門獲勝。因此，S = R = 1 的狀態是非法的，不應進入。
當器件上電時，也會發生類似的情況，因為兩個輸出Q 和Q 都為低。同樣，由於兩個門之間的差異，器件將很快退出亞穩態，但無法預測Q 和Q 中哪個最終會變為高。為了避免出現虛假操作，應始終在使用 SR 鎖存器之前將其設定為已知初始狀態 - 不要假設它們將初始化為低狀態。
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在某些情況下，可能需要規定鎖存器何時可以和不可以鎖存（改變值）。門控 SR 鎖存器是對 SR 鎖存器的一個簡單擴充套件，它提供了一個使能線，在鎖存資料之前必須將其驅動為高電平。即使現在需要控制線，SR 鎖存器也不是同步的，因為輸入可以改變輸出，即使是在使能脈衝的中間 - 也就是說，如果輸入在使能引腳為高電平時不斷變化，則輸出將不斷變化，直到使能引腳變為低電平。
當使能引腳輸入為低電平時，AND 門的輸出也必須為低電平，這使得Q 和Q 輸出鎖存到先前的資料。只有當使能輸入為高電平時，鎖存器的狀態才能改變，如真值表所示。當使能線為高電平時（斷言），門控 SR 鎖存器在操作上與 SR 鎖存器相同。
使能線有時是時鐘訊號，但通常是讀或寫選通脈衝。
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使能 S R Q Q 0 0 0 鎖存 0 0 1 鎖存 0 1 0 鎖存 0 1 1 鎖存 1 0 0 鎖存 1 0 1 0 1 1 1 0 1 0 1 1 1 亞穩態
D 鎖存器（D 代表“資料”）或透明鎖存器是對門控 SR 鎖存器的簡單擴充套件，它消除了無效輸入狀態的可能性。
由於門控 SR 鎖存器允許我們鎖存輸出而不使用S 或R 輸入，我們可以透過使用互補驅動器驅動置位和復位兩個輸入來消除其中一個輸入：我們刪除一個輸入並自動使其成為另一個輸入的反轉。
當使能線為高電平時，D 鎖存器輸出D 輸入，否則輸出將是使能輸入上次為高電平時D 輸入的值。這就是為什麼它也被稱為透明鎖存器：當使能被斷言時，D 輸入直接傳播透過鎖存器，就好像它不存在一樣。
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使能 D Q Q 0 0 鎖存 0 1 鎖存 1 0 0 1 1 1 1 0
D 鎖存器通常用於積體電路的 I/O 埠，並作為離散器件提供，通常以多封裝形式提供。一個例子是 74HC75，它是 7400 系列 IC 的一部分，包含四個獨立的 D 鎖存器。
D 觸發器是透明鎖存器的邊沿觸發變體。在時鐘的上升沿（通常，儘管下降沿或負邊沿觸發同樣可能），D 輸入在那一時刻的值將在輸出端表示。輸出只能在時鐘邊沿改變：如果輸入在其他時間改變，輸出將不受影響。
D 觸發器是迄今為止最常見的觸發器型別，一些器件（例如一些 FPGA）完全由 D 觸發器組成。它們也常用於移位暫存器和輸入同步。
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時鐘 D Q下一個 註釋 
0 0 在Q 處表示D 1 1 在Q 處表示D 否則 X Q先前 保持狀態
JK 觸發器是對 SR 觸發器的簡單改進，其中狀態 J=K=1 不被禁止。它的工作方式與 SR FF 相同，其中 J 用作置位輸入，K 用作復位輸入。唯一的區別是，對於以前“禁止的”組合 J=K=1，此觸發器現在執行一個操作：它反轉其狀態。由於 JK 觸發器在所有情況下都是完全可預測的，因此它是大多數邏輯電路設計中首選的觸發器型別。但仍然存在一個問題，即當實際測試電路時，兩個輸出都相同。這是因為在每次傳播延遲完成時都會發生內部切換。主要補救措施是使用主從 JK 觸發器，這種觸發器透過內建的脈衝時鐘功能來覆蓋自（內部）遞迴切換。
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| J | K | Q下一個 | 註釋 | |
|---|---|---|---|---|
| 0 | 0 | Q先前 | 保持狀態 | |
| 0 | 1 | 0 | 復位 | |
| 1 | 0 | 1 | 置位 | |
| 1 | 1 | Q先前 | 切換 |
| Q | Q下一個 | J | K | 註釋 | |
|---|---|---|---|---|---|
| 0 | 0 | 0 | X | 保持狀態 | |
| 0 | 1 | 1 | X | 置位 | |
| 1 | 0 | X | 1 | 復位 | |
| 1 | 1 | X | 0 | 保持狀態 |
T 觸發器是一種在每次觸發時（如果T 輸入被斷言）切換或“翻轉”狀態的器件，否則它將保持當前輸出。這種行為由特徵方程描述
並可以用以下表格中的任一方法描述
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當T保持高電平時，觸發器將時鐘頻率除以二；也就是說，如果時鐘頻率為 4 MHz，則從觸發器獲得的輸出頻率將為 2 MHz。這種“除以”功能在各種型別的數字計數器中都有應用。T觸發器也可以使用 JK 觸發器（J 和 K 引腳連線在一起，充當 T）或 D 觸發器（T 輸入和Qprev透過異或門連線到D 輸入）來構建。