可程式設計邏輯/時序與同步

在基於微處理器的軟體系統中，指令是按順序執行的。每個指令都允許完成，然後再執行下一條指令。即使在並非嚴格按照此模式執行的情況下，例如流水線和超標量處理器，對該模式的改變對程式設計師來說是透明的，本質上可以忽略。

然而，在可程式設計邏輯中，情況並非如此。無法預期指令在特定時間範圍內或以特定順序發生。Verilog 和 VHDL 都包含用於強制特定同步的構造，儘管這些構造可能會帶來效能損失。

通常，硬體設計應該有一個時鐘訊號，所有不同的模組都可以訪問該訊號。響應時鐘訊號發生的動作稱為同步，而沒有時鐘訊號發生的動作稱為非同步。此外，透過使用時鐘倍頻器，設計中的不同模組可以以不同的速度執行。不用說，時序和同步對於硬體設計人員來說可能是非常重要的解決問題。